據供應鏈消息人士稱(chēng)，聯(lián)發(fā)科將在2023年采用先進(jìn)工藝節點(diǎn)和CoWoS封裝技術(shù)，量產(chǎn)新高性能運算芯片，該芯片將由臺積電代工，用于元宇宙、AIoT等領(lǐng)域。

據傳，業(yè)界公認的臺積電獨吞蘋(píng)果訂單的關(guān)鍵利器就是CoWoS封裝技術(shù)。這幾年，先進(jìn)封裝技術(shù)不斷涌現，目前可以列出的估計有幾十種，讓人眼花繚亂。主流的封裝技術(shù)都有哪些？如何區分呢？下面就給大家盤(pán)點(diǎn)一下。

為了便于區分，將先進(jìn)封裝分為兩大類(lèi)：

① 基于XY平面延伸的先進(jìn)封裝技術(shù)，主要通過(guò)RDL進(jìn)行信號的延伸和互連；

② 基于Z軸延伸的先進(jìn)封裝技術(shù)，主要是通過(guò)TSV進(jìn)行信號延伸和互連。

基于XY平面延伸的 先進(jìn)封裝技術(shù)

這里的XY平面指的是Wafer或者芯片的XY平面，這類(lèi)封裝的鮮明特點(diǎn)就是沒(méi)有TSV硅通孔，其信號延伸的手段或技術(shù)主要通過(guò)RDL層來(lái)實(shí)現，通常沒(méi)有基板，其RDL布線(xiàn)時(shí)是依附在芯片的硅體上，或者在附加的Molding上。因為最終的封裝產(chǎn)品沒(méi)有基板，所以此類(lèi)封裝都比較薄，目前在智能手機中得到廣泛的應用。

1．FOWLP

FOWLP (Fan-out Wafer Level Package)是WLP（Wafer Level Package）的一種，因此我們需要先了解WLP晶圓級封裝。

在WLP技術(shù)出現之前，傳統封裝工藝步驟主要在裸片切割分片后進(jìn)行，先對晶圓（Wafer）進(jìn)行切割分片（Dicing），然后再封裝（Packaging）成各種形式。

WLP于2000年左右問(wèn)世，有兩種類(lèi)型：Fan-in（扇入式）和Fan-Out（扇出式）WLP晶圓級封裝和傳統封裝不同，在封裝過(guò)程中大部分工藝過(guò)程都是對晶圓進(jìn)行操作，即在晶圓上進(jìn)行整體封裝（Packaging），封裝完成后再進(jìn)行切割分片。

因為封裝完成后再進(jìn)行切割分片，因此，封裝后的芯片尺寸和裸芯片幾乎一致，因此也被稱(chēng)為CSP（Chip Scale Package）或者WLCSP（Wafer Level Chip Scale Packaging），此類(lèi)封裝符合消費類(lèi)電子產(chǎn)品輕、小、短、薄化的市場(chǎng)趨勢，寄生電容、電感都比較小，并具有低成本、散熱佳等優(yōu)點(diǎn)。

開(kāi)始WLP多采用Fan-in型態(tài)，可稱(chēng)之為Fan-in WLP 或者FIWLP，主要應用于面積較小、引腳數量少的芯片。

隨著(zhù)IC工藝的提升，芯片面積縮小，芯片面積內無(wú)法容納足夠的引腳數量，因此衍生出Fan-Out WLP 封裝形態(tài)，也稱(chēng)為FOWLP，實(shí)現在芯片面積范圍外充分利用RDL做連接，以獲取更多的引腳數。

FOWLP，由于要將RDL和Bump引出到裸芯片的外圍，因此需要先進(jìn)行裸芯片晶圓的劃片分割，然后將獨立的裸芯片重新配置到晶圓工藝中，并以此為基礎，通過(guò)批量處理、金屬化布線(xiàn)互連，形成最終封裝。FOWLP封裝流程如下圖所示。

FOWLP受到很多公司的支持，不同的公司也有不同的命名方法，下圖所示為各大公司的提供的FOWLP。

無(wú)論是采用Fan-in還是Fan-out，WLP晶圓級封裝和PCB的連接都是采用倒裝芯片形式，芯片有源面朝下對著(zhù)印刷電路板，可以實(shí)現最短的電路徑，這也保證了更高的速度和更少的寄生效應。另一方面，由于采用批量封裝，整個(gè)晶圓能夠實(shí)現一次全部封裝，成本的降低也是晶圓級封裝的另一個(gè)推動(dòng)力量。

2．INFO

InFO技術(shù)起源于FOWLP封裝。FOWLP封裝最早在2009~2010年由Intel提出，僅用于手機基帶芯片封裝。FOWLP的英文全稱(chēng)為Fan-Out Wafer Level Packaging，簡(jiǎn)稱(chēng)FOWLP，中文全稱(chēng)為扇出型晶圓級封裝，其采取拉線(xiàn)出來(lái)的方式，成本相對便宜。FOWLP可以讓多種不同裸晶，做成像WLP制程一般埋進(jìn)去，等于減一層封裝，假設放置多顆裸晶，等于省了多層封裝，有助于降低客戶(hù)成本。此時(shí)唯一會(huì )影響IC成本的因素則為裸晶大小。

相較系統級封裝（SiP），扇出型晶圓級封裝不僅設計難度低于矽穿孔（Through Silicon Via；TSV）3D IC，且接近2.5D IC概念與相對有助降低成本。2013年起，全球各主要封測廠(chǎng)積極擴充FOWLP產(chǎn)能，主要是為了滿(mǎn)足中低價(jià)智慧型手機市場(chǎng)，對于成本的嚴苛要求。FOWLP由于不須使用載板材料，因此可節省近30%封裝成本，且封裝厚度也更加輕薄，有助于提升晶片商產(chǎn)品競爭力。臺積電（TSMC）在扇出型晶圓級封裝領(lǐng)域投入并開(kāi)發(fā)了集成扇出型（Integrated Fan-Out, InFO）封裝技術(shù)，改變了晶圓級封裝的市場(chǎng)格局。隨著(zhù)InFO技術(shù)的大規模應用，以及嵌入式晶圓級球柵陣列（eWLB）技術(shù)的進(jìn)一步發(fā)展，一批新廠(chǎng)商和扇出型晶圓級封裝技術(shù)可能將進(jìn)入市場(chǎng)。臺積電的扇出型晶圓級封裝解決方案被稱(chēng)為InFO，已用于蘋(píng)果iPhone 7系列手機的A10應用處理器封裝，其量產(chǎn)始于2016年。

臺積電在2014年宣傳InFO技術(shù)進(jìn)入量產(chǎn)準備時(shí)，稱(chēng)重布線(xiàn)層（RDL）間距（pitch）更?。ㄈ?0微米），且封裝體厚度更薄。

InFO給予了多個(gè)芯片集成封裝的空間，比如8mm x 8mm平臺可用于射頻和無(wú)線(xiàn)芯片的封裝，15mm x 15mm可用于應用處理器和基帶芯片封裝，而更大尺寸如25mm x 25mm用于圖形處理器和網(wǎng)絡(luò )等應用的芯片封裝。

2016年說(shuō)是扇出型封裝市場(chǎng)的轉折點(diǎn)，蘋(píng)果和臺積電的加入改變了該技術(shù)的應用狀況，可能將使市場(chǎng)開(kāi)始逐漸接受扇出型封裝技術(shù)。扇出型封裝市場(chǎng)將分化發(fā)展成兩種類(lèi)型：

（1）扇出型封裝“核心”市場(chǎng)，包括基帶、電源管理及射頻收發(fā)器等單芯片應用。該市場(chǎng)是扇出型晶圓級封裝解決方案的主要應用領(lǐng)域，并將保持穩定的增長(cháng)趨勢。

（2）扇出型封裝“高密度”市場(chǎng)，始于蘋(píng)果公司APE，包括處理器、存儲器等輸入輸出數據量更大的應用。該市場(chǎng)具有較大的不確定性，需要新的集成解決方案和高性能扇出型封裝解決方案。但是，該市場(chǎng)具有很大的市場(chǎng)潛力。

FOWLP可滿(mǎn)足更多I/O數量需求，如果要大量應用FOWLP技術(shù)，首先必須克服以下之各種挑戰問(wèn)題：

（1）焊接點(diǎn)的熱機械行為：因FOWLP的結構與BGA構裝相似，所以FOWLP焊接點(diǎn)的熱機械行為與BGA構裝相同，FOWLP中焊球的關(guān)鍵位置在硅晶片面積的下方，其最大熱膨脹系數不匹配點(diǎn)會(huì )發(fā)生在硅晶片與PCB之間。

（2）晶片位置之精確度：在重新建構晶圓時(shí)，必須要維持晶片從持取及放置（Pick and Place）于載具上的位置不發(fā)生偏移，甚至在鑄模作業(yè)時(shí)，也不可發(fā)生偏移。因為介電層開(kāi)口，導線(xiàn)重新分布層（Redistribution Layer; RDL）與焊錫開(kāi)口（Solder Opening）制作，皆使用黃光微影技術(shù)，光罩對準晶圓及曝光都是一次性，所以對于晶片位置之精確度要求非常高。

（3）晶圓的翹曲行為：人工重新建構晶圓的翹曲（Warpage）行為，也是一項重大挑戰，因為重新建構晶圓含有塑膠、硅及金屬材料，其硅與膠體之比例在X、Y、Z三方向不同，鑄模在加熱及冷卻時(shí)之熱漲冷縮會(huì )影響晶圓的翹曲行為。

（4）膠體的剝落現象：在常壓時(shí)被膠體及其他聚合物所吸收的水份，在經(jīng)過(guò)220~260℃回焊（Reflow）時(shí)，水份會(huì )瞬間氣化，進(jìn)而產(chǎn)生高的內部蒸氣壓，如果膠體組成不良，則易有膠體剝落之現象產(chǎn)生。

3．FOPLP

FOPLP（Fan-out Panel Level Package）面板級封裝，借鑒了FOWLP的思路和技術(shù)，但采用了更大的面板，因此可以量產(chǎn)出數倍于 300 毫米硅晶圓芯片的封裝產(chǎn)品。

FOPLP技術(shù)是FOWLP 技術(shù)的延伸，在更大面積的方形載板上進(jìn)行Fan-Out制程，因此被稱(chēng)為 FOPLP 封裝技術(shù)，其Panel載板可以采用PCB載板，或者液晶面板用的玻璃載板。

目前而言，FOPLP采用了如 24×18英寸（610×457mm）的PCB載板，其面積大約是 300 mm硅晶圓的4 倍，因而可以簡(jiǎn)單的視為在一次的制程下，就可以量產(chǎn)出 4 倍于300 mm硅晶圓的先進(jìn)封裝產(chǎn)品。

和FOWLP工藝相同，FOPLP 技術(shù)可以將封裝前后段制程整合進(jìn)行，可以將其視為一次的封裝制程，因此可大幅降低生產(chǎn)與材料等各項成本。下圖為FOWLP和FOPLP比較。

FOPLP采用了PCB上的生產(chǎn)技術(shù)進(jìn)行RDL的生產(chǎn)，其線(xiàn)寬、線(xiàn)間距目前均大于10um，采用SMT設備進(jìn)行芯片和無(wú)源器件的貼裝，由于其面板面積遠大于晶圓面積，因而可以一次封裝更多的產(chǎn)品。相對FOWLP，FOPLP具有更大的成本優(yōu)勢。目前，全球各大封裝業(yè)者包括三星電子、日月光均積極投入到FOPLP 制程技術(shù)中。

4．EMIB

EMIB（Embedded Multi-Die Interconnect Bridge）嵌入式多芯片互連橋先進(jìn)封裝技術(shù)是由英特爾提出并積極應用的，和前面描述的3種先進(jìn)封裝不同，EMIB是屬于有基板類(lèi)封裝，因為EMIB也沒(méi)有TSV，因此也被劃分到基于XY平面延伸的先進(jìn)封裝技術(shù)。

EMIB理念跟基于硅中介層的2.5D封裝類(lèi)似，是通過(guò)硅片進(jìn)行局部高密度互連。與傳統2.5封裝的相比，因為沒(méi)有TSV，因此EMIB技術(shù)具有正常的封裝良率、無(wú)需額外工藝和設計簡(jiǎn)單等優(yōu)點(diǎn)。

傳統的SoC芯片，CPU、GPU、內存控制器及IO控制器都只能使用一種工藝制造。采用EMIB技術(shù)，CPU、GPU對工藝要求高，可以使用10nm工藝， IO單元、通訊單元可以使用14nm工藝，內存部分則可以使用22nm工藝，采用EMIB先進(jìn)封裝技術(shù)可以把三種不同工藝整合到一起成為一個(gè)處理器。下圖是EMIB示意圖。

和硅中介層（interposer）相比，EMIB硅片面積更微小、更靈活、更經(jīng)濟。EMIB封裝技術(shù)可以根據需要將CPU、IO、GPU甚至FPGA、AI等芯片封裝到一起，能夠把10nm、14nm、22nm等多種不同工藝的芯片封裝在一起做成單一芯片，適應靈活的業(yè)務(wù)的需求。

通過(guò)EMIB方式，KBL-G平臺將英特爾酷睿處理器與AMD Radeon RX Vega M GPU整合在一起，同時(shí)具備了英特爾處理器強大的計算能力與AMD GPU出色的圖形能力，并且還有著(zhù)極佳的散熱體驗。這顆芯片創(chuàng )造了歷史，也讓產(chǎn)品體驗達到了一個(gè)新的層次。

基于Z軸延伸的  先進(jìn)封裝技術(shù)

基于Z軸延伸的先進(jìn)封裝技術(shù)主要是通過(guò)TSV進(jìn)行信號延伸和互連，TSV可分為2.5D TSV和3D TSV，通過(guò)TSV技術(shù)，可以將多個(gè)芯片進(jìn)行垂直堆疊并互連。

在3D TSV技術(shù)中，芯片相互靠得很近，所以延遲會(huì )更少，此外互連長(cháng)度的縮短，能減少相關(guān)寄生效應，使器件以更高的頻率運行，從而轉化為性能改進(jìn)，并更大程度的降低成本。

TSV技術(shù)是三維封裝的關(guān)鍵技術(shù)，包括半導體集成制造商、集成電路制造代工廠(chǎng)、封裝代工廠(chǎng)、新興技術(shù)開(kāi)發(fā)商、大學(xué)與研究所以及技術(shù)聯(lián)盟等研究機構都對 TSV 的工藝進(jìn)行了多方面的研發(fā)。

此外，需要讀者注意，雖然基于Z軸延伸的先進(jìn)封裝技術(shù)主要是通過(guò)TSV進(jìn)行信號延伸和互連，但RDL同樣是不可或缺的，例如，如果上下層芯片的TSV無(wú)法對齊時(shí)，就需要通過(guò)RDL進(jìn)行局部互連。

5．CoWoS

CoWoS（Chip-on-Wafer-on-Substrate）是臺積電推出的 2.5D封裝技術(shù)，CoWoS是把芯片封裝到硅轉接板（中介層）上，并使用硅轉接板上的高密度布線(xiàn)進(jìn)行互連，然后再安裝在封裝基板上，如下圖所示。

CoWoS和前面講到的InFO都來(lái)自臺積電，CoWoS有硅轉接板Silicon Interposer，InFO則沒(méi)有。CoWoS針對高端市場(chǎng)，連線(xiàn)數量和封裝尺寸都比較大。InFO針對性?xún)r(jià)比市場(chǎng)，封裝尺寸較小，連線(xiàn)數量也比較少。

臺積電2012年就開(kāi)始量產(chǎn)CoWoS，通過(guò)該技術(shù)把多顆芯片封裝到一起，通過(guò)Silicon Interposer高密度互連，達到了封裝體積小，性能高、功耗低，引腳少的效果。

臺積電表示第5代技術(shù)的晶體管數量是第3代的20倍。新的封裝技術(shù)增加了3倍的中介層面積，使用了全新的TSV解決方案，更厚的銅連接線(xiàn)。目前，這項技術(shù)已經(jīng)用于制造AMD MI200“Aldebaran”專(zhuān)業(yè)計算卡，其中封裝了2顆GPU核心、8片HBM2e緩存。

臺積電還表示，新技術(shù)同時(shí)也使用了性能更好的導熱方式，第5代技術(shù)使用了金屬導熱材料，熱阻降低至此前的0.15倍，有助于這類(lèi)高性能芯片散熱。

臺積電目前還在開(kāi)發(fā)第六代CoWoS封裝解決方案，以集成更多的小芯片和DRAM芯片，仍未確定最終方案，預計可以在同一封裝內容納兩個(gè)計算芯片和八個(gè)或以上的HBM3 DRAM芯片，可能會(huì )在2023年推出。

CoWoS技術(shù)應用很廣泛，英偉達的GP100、戰勝柯潔的AlphaGo背后的Google芯片TPU2.0都是采用CoWoS技術(shù)，人工智能AI的背后也是有CoWoS的貢獻。目前，CoWoS已經(jīng)獲得NVIDIA、AMD、Google、XilinX、華為海思等高端芯片廠(chǎng)商的支持。

6．HBM

HBM（High-Bandwidth Memory ）高帶寬內存，主要針對高端顯卡市場(chǎng)。HBM使用了3D TSV和2.5D TSV技術(shù)，通過(guò)3D TSV把多塊內存芯片堆疊在一起，并使用2.5D TSV技術(shù)把堆疊內存芯片和GPU在載板上實(shí)現互連。下圖所示為HBM技術(shù)示意圖。

HBM目前有三個(gè)版本，分別是HBM、HBM2和HBM2E，其帶寬分別為128 GBps/Stack、256 GBps/Stack和307 GBps/Stack，最新的HBM3還在研發(fā)中。

AMD、NVIDIA和海力士主推的HBM標準，AMD首先在其旗艦顯卡首先使用HBM標準，顯存帶寬可達512 GBps，NVIDIA也緊追其后，使用HBM標準實(shí)現1TBps的顯存帶寬。和DDR5相比，HBM性能提升超過(guò)了3倍，但功耗卻降低了50%。

7．HMC

HMC(Hybrid Memory Cube)標準由美光主推，目標市場(chǎng)是高端服務(wù)器市場(chǎng)，尤其是針對多處理器架構。HMC使用堆疊的DRAM芯片實(shí)現更大的內存帶寬。另外HMC通過(guò)3DIC異質(zhì)集成技術(shù)把內存控制器(memory controller)集成到DRAM堆疊封裝里。以往內存控制器都做在處理器里，所以在高端服務(wù)器里，當需要使用大量?jì)却婺K時(shí)，內存控制器的設計非常復雜?，F在把內存控制器集成到內存模塊內，則內存控制器的設計就大大地簡(jiǎn)化了。最后，HMC使用高速串行接口(SerDes)來(lái)實(shí)現高速接口，適合處理器和內存距離較遠的情況(例如處理器和內存在兩張不同的PCB板上)。

下圖所示為HMC技術(shù)示意圖。

對比HBM和HMC可以看出，兩者很相似，都是將DRAM芯片堆疊并通過(guò)3D TSV互連，并且其下方都有邏輯控制芯片，兩者的不同在于：HBM通過(guò)Interposer和GPU互連，而HMC則是直接安裝在Substrate上，中間缺少了Interposer和2.5D TSV。

在HMC堆疊中，3D TSV的直徑約為5~6um，數量超過(guò)了2000+，DRAM芯片通常減薄到50um，之間通過(guò)20um的MicroBump將芯片相連。

以往內存控制器都做在處理器里，所以在高端服務(wù)器里，當需要使用大量?jì)却婺K時(shí)，內存控制器的設計非常復雜?，F在把內存控制器集成到內存模塊內，則內存控制器的設計就大大地簡(jiǎn)化了。此外，HMC使用高速串行接口（SerDes）來(lái)實(shí)現高速接口，適合處理器和內存距離較遠的情況。

8．Wide-IO

Wide-IO（Wide Input Output）寬帶輸入輸出技術(shù)由三星主推，目前已經(jīng)到了第二代，可以實(shí)現最多512bit的內存接口位寬，內存接口操作頻率最高可達1GHz，總的內存帶寬可達68GBps，是DDR4接口帶寬（34GBps）的兩倍。

Wide-IO通過(guò)將Memory芯片堆疊在Logic芯片上來(lái)實(shí)現，Memory芯片通過(guò)3D TSV和Logic芯片及基板相連接，如下圖所示。

Wide-IO具備TSV架構的垂直堆疊封裝優(yōu)勢，有助打造兼具速度、容量與功率特性的移動(dòng)存儲器，滿(mǎn)足智慧型手機、平板電腦、掌上型游戲機等行動(dòng)裝置的需求，其主要目標市場(chǎng)是要求低功耗的移動(dòng)設備。

9．Foveros

除了前面介紹過(guò)的EMIB先進(jìn)封裝之外，Intel還推出了Foveros有源板載技術(shù)。在Intel的技術(shù)介紹中，Foveros被稱(chēng)作3D Face to Face Chip Stack for heterogeneous integration，三維面對面異構集成芯片堆疊。

EMIB與Foveros的區別在于前者是2D封裝技術(shù)，而后者則是3D堆疊封裝技術(shù)，與2D的EMIB封裝方式相比，Foveros更適用于小尺寸產(chǎn)品或對內存帶寬要求更高的產(chǎn)品。其實(shí)EMIB和Foveros在芯片性能、功能方面的差異不大，都是將不同規格、不同功能的芯片集成在一起來(lái)發(fā)揮不同的作用。不過(guò)在體積、功耗等方面，Foveros 3D堆疊的優(yōu)勢就顯現了出來(lái)。Foveros每比特傳輸的數據的功率非常低，Foveros技術(shù)要處理的是Bump間距減小、密度增大以及芯片堆疊技術(shù)。

下圖所示是 Foveros 3D封裝技術(shù)示意圖。

首款Foveros 3D堆疊設計的主板芯片LakeField，它集成了10nm Ice Lake處理器以及22nm核心，具備完整的PC功能，但體積只有幾枚美分硬幣大小。

雖說(shuō)Foveros是更為先進(jìn)的3D封裝技術(shù)，但它與EMIB之間并非取代關(guān)系，英特爾在后續的制造中會(huì )將二者結合起來(lái)使用。

10．Co-EMIB（Foveros + EMIB）

Co-EMIB是EMIB和Foveros的綜合體，EMIB主要是負責橫向的連結，讓不同內核的芯片像拼圖一樣拼接起來(lái)，而Foveros則是縱向堆棧，就好像蓋高樓一樣，每層樓都可以有完全不同的設計，比如說(shuō)一層為健身房，二層當寫(xiě)字樓，三層作公寓。

將EMIB和Foveros合并起來(lái)的封裝技術(shù)被稱(chēng)作Co-EMIB，是可以具有彈性更高的芯片制造方法，可以讓芯片在堆疊的同時(shí)繼續橫向拼接。因此，該技術(shù)可以將多個(gè)3D Foveros芯片通過(guò)EMIB拼接在一起，以制造更大的芯片系統。下圖是Co-EMIB技術(shù)示意圖。

Co-EMIB封裝技術(shù)能提供堪比單片的性能，達成這個(gè)技術(shù)的關(guān)鍵，就是ODI（Omni-Directional Interconnect）全向互連技術(shù)。ODI具有兩種不同型態(tài)，除了打通不同層的電梯型態(tài)連接外，也有連通不同立體結構的天橋，以及層之間的夾層，讓不同的芯片組合可以有極高的彈性。ODI封裝技術(shù)可以讓芯片既實(shí)現水平互連，又可以實(shí)現垂直互連。

Co-EMIB通過(guò)全新的3D + 2D封裝方式，將芯片設計思維也從過(guò)去的平面拼圖，變成堆積木。因此，除了量子計算等革命性的全新計算架構外，CO-EMIB可以說(shuō)是在維持并延續現有計算架構與生態(tài)的最佳作法。

11．SoIC

SoIC也稱(chēng)為T(mén)SMC-SoIC，是臺積電提出的一項新技術(shù)——集成片上系統（System-on-Integrated-Chips），預計在2021年，臺積電的SoIC技術(shù)就將進(jìn)行量產(chǎn)。

究竟什么是SoIC？所謂SoIC是一種創(chuàng )新的多芯片堆棧技術(shù)，能對10納米以下的制程進(jìn)行晶圓級的集成。該技術(shù)最鮮明的特點(diǎn)是沒(méi)有凸點(diǎn)（no-Bump）的鍵合結構，因此具有有更高的集成密度和更佳的運行性能。

SoIC包含CoW（Chip-on-wafer）和WoW（Wafer-on-wafer）兩種技術(shù)形態(tài)，從TSMC的描述來(lái)看，SoIC就一種WoW晶圓對晶圓或CoW芯片對晶圓的直接鍵合（Bonding）技術(shù)，屬于Front-End 3D技術(shù)（FE 3D）,而前面提到的InFO和CoWoS則屬于Back-End 3D技術(shù)（BE 3D）。TSMC和Siemens EDA（Mentor）就SoIC技術(shù)進(jìn)行合作，推出了相關(guān)的設計與驗證工具。

下圖是3D IC和SoIC集成的比較。

具體的說(shuō)，SoIC和3D IC的制程有些類(lèi)似，SoIC的關(guān)鍵就在于實(shí)現沒(méi)有凸點(diǎn)的接合結構，并且其TSV的密度也比傳統的3D IC密度更高，直接通過(guò)極微小的TSV來(lái)實(shí)現多層芯片之間的互聯(lián)。如上圖所示是3D IC和SoIC兩者中TSV密度和Bump尺寸的比較?？梢钥闯?，SoIC的TSV密度要遠遠高于3D IC，同時(shí)其芯片間的互聯(lián)也采用no-Bump的直接鍵合技術(shù)，芯片間距更小，集成密度更高，因而其產(chǎn)品也比傳統的3D IC有更高的功能密度。

12．X-Cube

將芯片從2D平鋪封裝改成3D立體式堆疊式封裝已經(jīng)成為目前半導體業(yè)界的共識，這種在第三維度上進(jìn)行拓展的封裝技術(shù)能夠有效降低整個(gè)芯片的面積，提升集成度。目前業(yè)界領(lǐng)頭羊都在3D封裝技術(shù)上面努力著(zhù)，前有臺積電的CoWoS（實(shí)際上是2.5D），后有Intel的Foveros，而三星自家的3D封裝技術(shù)就名為X-Cube。

X-Cube的全稱(chēng)是eXtended-Cube，意為拓展的立方體。在Die之間的互聯(lián)上面，它使用的是成熟的TSV工藝，即硅穿孔工藝。目前三星自己的X-Cube測試芯片已經(jīng)能夠做到將SRAM層堆疊在邏輯層之上，通過(guò)TSV進(jìn)行互聯(lián)，制程是他們自家的7nm EUV工藝。三星表示這樣可以將SRAM與邏輯部分分離，更易于擴展SRAM的容量。另外，3D封裝縮短了Die之間的信號距離，能夠提升數據傳輸速度并提高能效。

X-Cube可靈活應用于未來(lái)芯片之上，包括5G、AI和高性能計算等領(lǐng)域的芯片均可使用該技術(shù)。三星表示X-Cube已經(jīng)在自家的7nm和5nm制程上面通過(guò)了驗證，計劃和無(wú)晶圓廠(chǎng)的芯片設計公司繼續合作，推進(jìn)3D封裝工藝在下一代高性能應用中的部署。

X-Cube技術(shù)大幅縮短了芯片間的信號傳輸距離，提高數據傳輸速度，降低功耗，并且還可以按客戶(hù)需求定制內存帶寬及密度。

2021年5月，三星宣布下一代2.5D封裝技術(shù)Interposer-Cube4（I-Cube4）即將面世，可將一個(gè)或多個(gè)Logic Chip和多個(gè)高帶寬內存芯片（HBM）使用硅中介層，從而使多個(gè)芯片排列封裝在一個(gè)芯片里。

到了2021年11月，三星又推出了全新2.5D封裝解決方案H-Cube（Hybrid Substrate Cube，混合基板封裝），專(zhuān)用于需要高性能和大面積封裝技術(shù)的HPC、人工智能、數據中心和網(wǎng)絡(luò )產(chǎn)品等領(lǐng)域。

三星電子透露，H-Cube技術(shù)是由三星晶圓代工廠(chǎng)和Amkor Technology公司聯(lián)合開(kāi)發(fā)，采用在高端ABF基板上疊加大面積的HDI基板的結構，通過(guò)將連接芯片和基板的焊錫球間距縮短35%，縮小ABF基板的尺寸，同時(shí)在A(yíng)BF基板下添加HDI基板以確保與系統板的連接，從而進(jìn)一步實(shí)現更大的2.5D封裝。