PCB又被稱(chēng)為印刷電路板(Printed Circuit Board)，它可以實(shí)現電子元器件間的線(xiàn)路連接和功能實(shí)現，也是電源電路設計中重要的組成部分。今天就將以本文來(lái)介紹PCB板布局布線(xiàn)的基本規則。

元件布局基本規則

1. 按電路模塊進(jìn)行布局，實(shí)現同一功能的相關(guān)電路稱(chēng)為一個(gè)模塊，電路模塊中的元件應采用就近集中原則，同時(shí)數字電路和模擬電路分開(kāi);
2.定位孔、標準孔等非安裝孔周?chē)?.27mm 內不得貼裝元、器件，螺釘等安裝孔周?chē)?.5mm(對于M2.5)、4mm(對于M3)內不得貼裝元器件;
3. 臥裝電阻、電感(插件)、電解電容等元件的下方避免布過(guò)孔，以免波峰焊后過(guò)孔與元件殼體短路;
4. 元器件的外側距板邊的距離為5mm;
5. 貼裝元件焊盤(pán)的外側與相鄰插裝元件的外側距離大于2mm;
6. 金屬殼體元器件和金屬件(屏蔽盒等)不能與其它元器件相碰，不能緊貼印制線(xiàn)、焊盤(pán)，其間距應大于2mm。定位孔、緊固件安裝孔、橢圓孔及板中其它方孔外側距板邊的尺寸大于3mm;
7. 發(fā)熱元件不能緊鄰導線(xiàn)和熱敏元件;高熱器件要均衡分布;
8. 電源插座要盡量布置在印制板的四周，電源插座與其相連的匯流條接線(xiàn)端應布置在同側。特別應注意不要把電源插座及其它焊接連接器布置在連接器之間，以利于這些插座、連接器的焊接及電源線(xiàn)纜設計和扎線(xiàn)。電源插座及焊接連接器的布置間距應考慮方便電源插頭的插拔;
9. 其它元器件的布置：所有IC元件單邊對齊，有極性元件極性標示明確，同一印制板上極性標示不得多于兩個(gè)方向，出現兩個(gè)方向時(shí)，兩個(gè)方向互相垂直;
10、板面布線(xiàn)應疏密得當，當疏密差別太大時(shí)應以網(wǎng)狀銅箔填充，網(wǎng)格大于8mil(或0.2mm);
11、貼片焊盤(pán)上不能有通孔，以免焊膏流失造成元件虛焊。重要信號線(xiàn)不準從插座腳間穿過(guò);
12、貼片單邊對齊，字符方向一致，封裝方向一致;
13、有極性的器件在以同一板上的極性標示方向盡量保持一致。

元件基本布線(xiàn)規則

1、畫(huà)定布線(xiàn)區域距PCB板邊≤1mm的區域內，以及安裝孔周?chē)?mm內，禁止布線(xiàn);
2、電源線(xiàn)盡可能的寬，不應低于18mil;信號線(xiàn)寬不應低于12mil;cpu入出線(xiàn)不應低于10mil(或8mil);線(xiàn)間距不低于10mil;
3、正常過(guò)孔不低于30mil;
4、雙列直插：焊盤(pán)60mil，孔徑40mil;

• 1/4W電阻：51*55mil(0805表貼);直插時(shí)焊盤(pán)62mil，孔徑42mil;

• 無(wú)極電容：51*55mil(0805表貼);直插時(shí)焊盤(pán)50mil，孔徑28mil;

5、注意電源線(xiàn)與地線(xiàn)應盡可能呈放射狀，以及信號線(xiàn)不能出現回環(huán)走線(xiàn)。

提高抗干擾能力和電磁兼容性

在研制帶處理器的電子產(chǎn)品時(shí)，如何提高抗干擾能力和電磁兼容性?

1、下面的一些系統要特別注意抗電磁干擾
(1) 微控制器時(shí)鐘頻率特別高，總線(xiàn)周期特別快的系統。
(2) 系統含有大功率，大電流驅動(dòng)電路，如產(chǎn)生火花的繼電器，大電流開(kāi)關(guān)等。
(3) 含微弱模擬信號電路以及高精度A/D變換電路的系統。

2、增加抗電磁干擾能力采取如下措施
(1) 選用頻率低的微控制器：
選用外時(shí)鐘頻率低的微控制器可以有效降低噪聲和提高系統的抗干擾能力。同樣頻率的方波和正弦波，方波中的高頻成份比正弦波多得多。
雖然方波的高頻成份的波的幅度，比基波小，但頻率越高越容易發(fā)射出成為噪聲源，微控制器產(chǎn)生的有影響的高頻噪聲大約是時(shí)鐘頻率的3倍。
(2) 減小信號傳輸中的畸變
微控制器主要采用高速CMOS技術(shù)制造。信號輸入端靜態(tài)輸入電流在1mA左右，輸入電容10PF左右，輸入阻抗相當高，高速CMOS電路的輸出端都有相當的帶載能力，即相當大的輸出值，將一個(gè)門(mén)的輸出端通過(guò)一段很長(cháng)線(xiàn)引到輸入阻抗相當高的輸入端，反射問(wèn)題就很?chē)乐?，它?huì )引起信號畸變，增加系統噪聲。當Tpd>Tr時(shí)，就成了一個(gè)傳輸線(xiàn)問(wèn)題，必須考慮信號反射，阻抗匹配等問(wèn)題。
信號在印制板上的延遲時(shí)間與引線(xiàn)的特性阻抗有關(guān)，即與印制線(xiàn)路板材料的介電常數有關(guān)?？梢源致缘卣J為，信號在印制板引線(xiàn)的傳輸速度，約為光速的1/3到1/2之間。微控制器構成的系統中常用邏輯電話(huà)元件的Tr(標準延遲時(shí)間)為3到18ns之間。
在印制線(xiàn)路板上，信號通過(guò)一個(gè)7W的電阻和一段25cm長(cháng)的引線(xiàn)，線(xiàn)上延遲時(shí)間大致在4~20ns之間。也就是說(shuō)，信號在印刷線(xiàn)路上的引線(xiàn)越短越好，長(cháng)不宜超過(guò)25cm。而且過(guò)孔數目也應盡量少，不多于2個(gè)。
當信號的上升時(shí)間快于信號延遲時(shí)間，就要按照快電子學(xué)處理。此時(shí)要考慮傳輸線(xiàn)的阻抗匹配，對于一塊印刷線(xiàn)路板上的集成塊之間的信號傳輸，要避免出現Td》Trd的情況，印刷線(xiàn)路板越大系統的速度就越不能太快。
用以下結論歸納印刷線(xiàn)路板設計的一個(gè)規則：信號在印刷板上傳輸，其延遲時(shí)間不應大于所用器件的標稱(chēng)延遲時(shí)間。
(3) 減小信號線(xiàn)間的交叉干擾：
A點(diǎn)一個(gè)上升時(shí)間為T(mén)r的階躍信號通過(guò)引線(xiàn)AB傳向B端。信號在A(yíng)B線(xiàn)上的延遲時(shí)間是Td。在D點(diǎn)，由于A(yíng)點(diǎn)信號的向前傳輸，到達B點(diǎn)后的信號反射和AB線(xiàn)的延遲，Td時(shí)間以后會(huì )感應出一個(gè)寬度為T(mén)r的頁(yè)脈沖信號。在C點(diǎn)，由于A(yíng)B上信號的傳輸與反射，會(huì )感應出一個(gè)寬度為信號在A(yíng)B線(xiàn)上的延遲時(shí)間的兩倍，即2Td的正脈沖信號。這就是信號間的交叉干擾。
干擾信號的強度與C點(diǎn)信號的di/at有關(guān)，與線(xiàn)間距離有關(guān)。當兩信號線(xiàn)不是很長(cháng)時(shí)，AB上看到的實(shí)際是兩個(gè)脈沖的迭加。
CMOS工藝制造的微控制由輸入阻抗高，噪聲高，噪聲容限也很高，數字電路是迭加100~200mv噪聲并不影響其工作。若圖中AB線(xiàn)是一模擬信號，這種干擾就變?yōu)椴荒苋萑?。如印刷線(xiàn)路板為四層板，其中有一層是大面積的地，或雙面板，信號線(xiàn)的反面是大面積的地時(shí)，這種信號間的交叉干擾就會(huì )變小。
原因是，大面積的地減小了信號線(xiàn)的特性阻抗，信號在D端的反射大為減小。特性阻抗與信號線(xiàn)到地間的介質(zhì)的介電常數的平方成反比，與介質(zhì)厚度的自然對數成正比。
若AB線(xiàn)為一模擬信號，要避免數字電路信號線(xiàn)CD對AB的干擾，AB線(xiàn)下方要有大面積的地，AB線(xiàn)到CD線(xiàn)的距離要大于A(yíng)B線(xiàn)與地距離的2~3倍?？捎镁植科帘蔚?，在有引結的一面引線(xiàn)左右兩側布以地線(xiàn)。
(4) 減小來(lái)自電源的噪聲
電源在向系統提供能源的同時(shí)，也將其噪聲加到所供電的電源上。電路中微控制器的復位線(xiàn)，中斷線(xiàn)，以及其它一些控制線(xiàn)容易受外界噪聲的干擾。
電網(wǎng)上的強干擾通過(guò)電源進(jìn)入電路，即使電池供電的系統，電池本身也有高頻噪聲。模擬電路中的模擬信號更經(jīng)受不住來(lái)自電源的干擾。
(5) 注意印刷線(xiàn)板與元器件的高頻特性
在高頻情況下，印刷線(xiàn)路板上的引線(xiàn)，過(guò)孔，電阻、電容、接插件的分布電感與電容等不可忽略。電容的分布電感不可忽略，電感的分布電容不可忽略。
電阻產(chǎn)生對高頻信號的反射，引線(xiàn)的分布電容會(huì )起作用，當長(cháng)度大于噪聲頻率相應波長(cháng)的1/20時(shí)，就產(chǎn)生天線(xiàn)效應，噪聲通過(guò)引線(xiàn)向外發(fā)射。
印刷線(xiàn)路板的過(guò)孔大約引起0.6pf的電容。一個(gè)集成電路本身的封裝材料引入2~6pf電容。一個(gè)線(xiàn)路板上的接插件，有520nH的分布電感。一個(gè)雙列直扦的24引腳集成電路扦座，引入4~18nH的分布電感。
這些小的分布參數對于這行較低頻率下的微控制器系統中是可以忽略不計的;而對于高速系統必須予以特別注意。
(6) 元件布置要合理分區
元件在印刷線(xiàn)路板上排列的位置要充分考慮抗電磁干擾問(wèn)題，原則之一是各部件之間的引線(xiàn)要盡量短。在布局上，要把模擬信號部分，高速數字電路部分，噪聲源部分(如繼電器，大電流開(kāi)關(guān)等)這三部分合理地分開(kāi)，使相互間的信號耦合為。
處理好接地線(xiàn)：印刷電路板上，電源線(xiàn)和地線(xiàn)重要?？朔姶鸥蓴_，主要的手段就是接地。
對于雙面板，地線(xiàn)布置特別講究，通過(guò)采用單點(diǎn)接地法，電源和地是從電源的兩端接到印刷線(xiàn)路板上來(lái)的，電源一個(gè)接點(diǎn)，地一個(gè)接點(diǎn)。印刷線(xiàn)路板上，要有多個(gè)返回地線(xiàn)，這些都會(huì )聚到回電源的那個(gè)接點(diǎn)上，就是所謂單點(diǎn)接地。
所謂模擬地、數字地、大功率器件地開(kāi)分，是指布線(xiàn)分開(kāi)，而都匯集到這個(gè)接地點(diǎn)上來(lái)。與印刷線(xiàn)路板以外的信號相連時(shí)，通常采用屏蔽電纜。對于高頻和數字信號，屏蔽電纜兩端都接地。低頻模擬信號用的屏蔽電纜，一端接地為好。
對噪聲和干擾非常敏感的電路或高頻噪聲特別嚴重的電路應該用金屬罩屏蔽起來(lái)。
(7) 用好去耦電容
好的高頻去耦電容可以去除高到1GHZ的高頻成份。陶瓷片電容或多層陶瓷電容的高頻特性較好。設計印刷線(xiàn)路板時(shí)，每個(gè)集成電路的電源，地之間都要加一個(gè)去耦電容。
去耦電容有兩個(gè)作用：一方面是本集成電路的蓄能電容，提供和吸收該集成電路開(kāi)門(mén)關(guān)門(mén)瞬間的充放電能;另一方面旁路掉該器件的高頻噪聲。
數字電路中典型的去耦電容為0.1uf的去耦電容有5nH分布電感，它的并行共振頻率大約在7MHz左右，也就是說(shuō)對于10MHz以下的噪聲有較好的去耦作用，對40MHz以上的噪聲幾乎不起作用。
1uf，10uf電容，并行共振頻率在20MHz以上，去除高頻率噪聲的效果要好一些。在電源進(jìn)入印刷板的地方和一個(gè)1uf或10uf的去高頻電容往往是有利的，即使是用電池供電的系統也需要這種電容。
每10片左右的集成電路要加一片充放電電容，或稱(chēng)為蓄放電容，電容大小可選10uf。不用電解電容，電解電容是兩層溥膜卷起來(lái)的，這種卷起來(lái)的結構在高頻時(shí)表現為電感，使用膽電容或聚碳酸醞電容。
去耦電容值的選取并不嚴格，可按C=1/f計算;即10MHz取0.1uf，對微控制器構成的系統，取0.1~0.01uf之間都可以。

3、降低噪聲與電磁干擾的一些經(jīng)驗
(1) 能用低速芯片就不用高速的，高速芯片用在關(guān)鍵地方。
(2) 可用串一個(gè)電阻的辦法，降低控制電路上下沿跳變速率。
(3) 盡量為繼電器等提供某種形式的阻尼。
(4) 使用滿(mǎn)足系統要求的頻率時(shí)鐘。
(5) 時(shí)鐘產(chǎn)生器盡量靠近到用該時(shí)鐘的器件。石英晶體振蕩器外殼要接地。
(6) 用地線(xiàn)將時(shí)鐘區圈起來(lái)，時(shí)鐘線(xiàn)盡量短。
(7) I/O驅動(dòng)電路盡量靠近印刷板邊，讓其盡快離開(kāi)印刷板。對進(jìn)入印制板的信號要加濾波，從高噪聲區來(lái)的信號也要加濾波，同時(shí)用串終端電阻的辦法，減小信號反射。
(8) MCD無(wú)用端要接高，或接地，或定義成輸出端，集成電路上該接電源地的端都要接，不要懸空。
(9) 閑置不用的門(mén)電路輸入端不要懸空，閑置不用的運放正輸入端接地，負輸入端接輸出端。
(10) 印制板盡量使用45折線(xiàn)而不用90折線(xiàn)布線(xiàn)以減小高頻信號對外的發(fā)射與耦合。
(11) 印制板按頻率和電流開(kāi)關(guān)特性分區，噪聲元件與非噪聲元件要距離再遠一些。
(12) 單面板和雙面板用單點(diǎn)接電源和單點(diǎn)接地、電源線(xiàn)、地線(xiàn)盡量粗，經(jīng)濟是能承受的話(huà)用多層板以減小電源，地的容生電感。
(13) 時(shí)鐘、總線(xiàn)、片選信號要遠離I/O線(xiàn)和接插件。
(14) 模擬電壓輸入線(xiàn)、參考電壓端要盡量遠離數字電路信號線(xiàn)，特別是時(shí)鐘。
(15) 對A/D類(lèi)器件，數字部分與模擬部分寧可統一下也不要交叉。
(16) 時(shí)鐘線(xiàn)垂直于I/O線(xiàn)比平行I/O線(xiàn)干擾小，時(shí)鐘元件引腳遠離I/O電纜。
(17) 元件引腳盡量短，去耦電容引腳盡量短。
(18) 關(guān)鍵的線(xiàn)要盡量粗，并在兩邊加上保護地。高速線(xiàn)要短要直。
(19) 對噪聲敏感的線(xiàn)不要與大電流，高速開(kāi)關(guān)線(xiàn)平行。
(20) 石英晶體下面以及對噪聲敏感的器件下面不要走線(xiàn)。
(21) 弱信號電路，低頻電路周?chē)灰纬呻娏鳝h(huán)路。
(22) 任何信號都不要形成環(huán)路，如不可避免，讓環(huán)路區盡量小。
(23) 每個(gè)集成電路一個(gè)去耦電容。每個(gè)電解電容邊上都要加一個(gè)小的高頻旁路電容。
(24) 用大容量的鉭電容或聚酷電容而不用電解電容作電路充放電儲能電容。使用管狀電容時(shí)，外殼要接地。